КР1802ВВ2 Схема управління обміном інформації по поєднаною магістралі з асинхронної дисципліною обміну.
- В наявності
- Код: КР1802ВВ2
31,80 ₴
Мінімальна сума замовлення на сайті — 50 грн
- +380 (99) 648-45-68Vodafone (Viber)
- +380 (93) 703-79-79Life:) (Viber)
- +380 (94) 490-40-51Intertelecom мобільний
- +380 (44) 360-67-07Укртелеком міський (SIP)
БІС інтерфейсу (БІС І) КР1802ВВ2.
Призначена для використання в одно- або многопроцессорной обчислювальної системі в якості схеми управління обміном інформації по поєднаною магістралі з асинхронної дисципліною обміну. Велика інтегральна схема І орієнтована на спільну роботу з БІС ОІ, а також може бути використана з іншими ІС, що забезпечують буфферізацію прийому і видачі інформації. Схема БІС І приведена на рис. 1. Головне вузлами якої є: регістр інструкції РГІ, дешифратор інструкцій DUJ, тригери готовності ТГ і запиту циклу ТЗЦ, цифрова лінія затримки ЛЗ, регістр зсуву РгС, пристрій обміну УО, тригер обміну ТО, тригер циклу Т Ц, регістр зберігання запитів "головного "РгХЗГ. Крім позначених на схемі БІС І при описі використовуються: тригери запиту прямого доступу ТЗПД, запиту циклу головного ТЗЦГ, запиту периферійного процесора ТЗППР (входять до складу РгЗГ} запиту циклу неголовне, запитупереривання ТЗПР (входять до складу У Про}, сигнал перекладу схеми в початковий стан CLR.
Регістр інструкції має п'ять розрядів, реалізованих на D-тригерах. Інформація в регістр РГІ записується при низькому рівні напруги на вході WF, зберігається при високому рівні напруги. Дешифратор інструкції - комбінаційна схема, що здійснює попередню розшифровку інструкції. Робота ДШ описується двома рівняннями значень сигналів на виходах F і Е1. Тригер готовності ТГ, сигналізує про закінчення циклу роботи БІС І. Тригер запиту циклу ТЗЦ встановлюється в "1", якщо тригер циклу ТЦ == 0 при записі нової інструкції в РГІ. Цифрова лінія затримки ЛЗ виключає "гонку" з метою однозначної реакції схеми на всі запити. Регістр зсуву формує тимчасову діаграму роботи схеми. Пристрій обміну УО приймає і аналізує вхідні сигнали, формує тимчасові діаграми сигналів на виходах схеми відповідно заданої інструкції. Регістр РгХЗГ, що складається з трьох тригерів (ТЗПД, ТЗЦГ. ТЗППР), приймає і зберігає запити на магістраль для "головного" процесора. При встановленні в "1" хоча б одного з тригерів установка в "1" інших тригерів блокується.
| Основні | |
|---|---|
| Виробник | Інтеграл |
| Країна виробник | Білорусь |
| Матеріал корпусу | Пластик |
| Користувальницькі характеристики | |
| Технічний опис | завантажити PDF в специфікації |
- Ціна: 31,80 ₴
